北美技术论坛 台积电2纳米制程2025年量产

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  台积电在美国举办北美技术论坛,首度推出采用纳米片芯片管架构的2纳米制程,且功耗及计算速度都比3纳米制程改善许多,2纳米制程将于2025年量产,至于3纳米制程则预计在今年下半年开始量产出货。

  台积电举办2022年北美技术论坛,会中揭示先进逻辑技术、特殊技术及3D IC技术的最新成果,首度推出采用纳米片芯片管的下一世代先进2纳米制程技术,以及支持3纳米的N3与N3E制程、将导入TSMC FINFLEX技术。

  台积电总裁魏哲家表示,身处快速变动、高速成长的数码世界,对于计算能力与能源效率的需求较以往增加的更快,为半导体产业开启了前所未有的机会与挑战。值此令人兴奋的转型与成长之际,在技术论坛揭示的创新成果彰显了台积电的技术领先地位,以及支持客户的承诺。

  其中在2纳米制程部分,台积电指出,2纳米制程技术自N3大幅往前推进,在相同功耗下,速度增快10~15%,或在相同速度下,功耗降低25~30%,开启了高效性能的新纪元。

  书生家电网引述外媒表示,2纳米制程将采用纳米片芯片管架构,使其性能及功耗效率提升一个世代,协助台积电客户实现下一代产品的创新。除了移动计算的基本版本,2纳米技术平台亦涵盖高性能版本及完备的小芯片整合解决方案,台积电预计2纳米将2025年开始量产。

  据了解,台积电的2纳米制程预定将于新竹宝山打造四座12英寸晶圆厂,组成Fab 20超大晶圆厂,且后续需求若大幅提升,有机会在台中科学园区另建新厂以供应客户需求。

  至于在3纳米制程的N3、N3E,台积电指出,N3技术预计于今年下半年进入量产,并将搭配创新的TSMC FINFLEX架构,提供芯片设计人员无与伦比的灵活性。

  3D IC产品线部分,台积电表示,全球首颗以TSMC-SoIC为基础的中央处理器,采用芯片堆叠于晶圆之上(CoW)技术来堆叠三级快取静态随机存取内存。创新的智能处理器,采用晶圆堆叠于晶圆之上技术堆叠于深沟槽电容芯片之上。支持CoW及WoW的N7已经量产,N5技术支持预计于2023年完成。

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